典型ASIC设计具有下列相当复杂的流程：
  1) 、结构及电气规定。
  2）、RTL级  典型ASIC设计具有下列相当复杂的流程：
  1) 、结构及电气规定。
  2）、RTL级代码设计和仿真测试平台文件准备。
  3）、为具有存储单元的模块插入BIST(Design For test 设计)。
  4）、为了验证设计功能,进行完全设计的动态仿真。
  5）、设计环境设置。包括使用的设计库和其他一些环境变量。
  6）、使用 Design Compiler工具,约束和综合设计,并且加入扫描链（或者JTAG）。
  7）、使用 Design Compiler自带静态时序分析器,进行模块级静态时序分析。 
  8）、使用 Formality工具,进行 RTL级和综合后门级网表的 Formal Verification。
  9）、版图布局布线之前,使用PrimeTime工具进行整个设计的静态时序分析。
  10）、将时序约束前标注到版图生成工具。
  11）、时序驱动的单元布局,时钟树插入和全局布线。
  12）、将时钟树插入到DC的原始设计中。
  13）、使用 Formality,对综合后网表和插入时钟树网表进行 Formal Verification。
  14）、从全局布线后的版图中提取出估算的时间延时信息。
  15）、将估算的时间延时信息反标注到Design Compiler或者 Primetime。
  16）、在Primetime中进行静态时序分析。
  17）、在Design Compiler中进行设计优化。
  18）、设计的详细布线。
  19）、从详细布线的设计中提取出实际时间延时信息。
  20）、将提取出的实际时间延时信息反标注到Design Compiler或者Primetime中。
  21）、使用Primetime进行版图后的静态时序分析。
  22）、在 Design Compiler中进行设计优化（如果需要）。
  23）、进行版图后带时间信息的门级仿真。
  24）、 LVS和DRC验证,然后流片。设计和仿真测试平台文件准备。
  3）、为具有存储单元的模块插入BIST(Design For test 设计)。
  4）、为了验证设计功能,进行完全设计的动态仿真。
  5）、设计环境设置。包括使用的设计库和其他一些环境变量。
  6）、使用 Design Compiler工具,约束和综合设计,并且加入扫描链（或者JTAG）。
  7）、使用 Design Compiler自带静态时序分析器,进行模块级静态时序分析。 
  8）、使用 Formality工具,进行 RTL级和综合后门级网表的 Formal Verification。
  9）、版图布局布线之前,使用PrimeTime工具进行整个设计的静态时序分析。
  10）、将时序约束前标注到版图生成工具。
  11）、时序驱动的单元布局,时钟树插入和全局布线。
  12）、将时钟树插入到DC的原始设计中。
  13）、使用 Formality,对综合后网表和插入时钟树网表进行 Formal Verification。
  14）、从全局布线后的版图中提取出估算的时间延时信息。
  15）、将估算的时间延时信息反标注到Design Compiler或者 Primetime。
  16）、在Primetime中进行静态时序分析。
  17）、在Design Compiler中进行设计优化。
  18）、设计的详细布线。
  19）、从详细布线的设计中提取出实际时间延时信息。
  20）、将提取出的实际时间延时信息反标注到Design Compiler或者Primetime中。
  21）、使用Primetime进行版图后的静态时序分析。
  22）、在 Design Compiler中进行设计优化（如果需要）。
  23）、进行版图后带时间信息的门级仿真。
  24）、 LVS和DRC验证,然后流片。